Nanotechnologie et architectures de calculCIPRIAN TEODOROVLab-STICC MOCS, CNRS UMR 3192
Plan!   Domaine!   Composants connus!   Le système et sa fabrication!   Architectures!   Conclusions
Nanoscience!   Concerne létude des phénomènes observés pour des objets dont la taille est de quelques nanomètres et dont...
Étalonnage!   0,1 nanomètre : diamètre dun atome dhydrogène!   2,5 nanomètres : largeur dune molécule dADN!   45-90 nanomè...
Nanotechnologie!   La conception, la caractérisation, la production et l’application de structures, dispositifs et systè...
Nanoélectronique!   Lutilisation des nanotechnologies dans la conception des composants électroniques, tels que les tran...
Applications de la nanotechnologie!   Matériaux : matériaux et outils de coupe plus résistants!   Médicine :...
ContexteLa loi du Moore :• Le nombre des transistors per cm2 est inversement proportionnel au prix et il double chaque 18...
L’histoire de l’ordinateur Mainframe PC Mobile Ubiquitous
Les limites du CMOSLes sources d’évolution du CMOS• réduction de tailles des transistors• réduction de la tension d’alimen...
Du CMOS vers le nanoEn 1947 : le premier transistor(Shockley, Brattain, Bardeen) ...
Composants passives (fils)Nanofils de Silicone (SiNW) – élevées avecdéposition de vapeurs de sil...
Nanotubes de carbone•  les premiers produits industrielsissus des nanotechnologies•  types : •  mono feuillets ...
Nanofils de silicium
Comment crée un nanofil (1)
Comment crée un nanofil (2)
Composants actives Diode à effet tunnel résonant Mémoires suspendues à CNT ...
Crossbar Macro composants Nanocell Cellule quantique
Cellules quantiques
Nanocell
Crossbar
Nanoimprint lithography
Auto assemblage (1)
Auto assemblage (2)!   Alignement fluidique de Longmuir-Blodgett
Auto assemblage (3) On met la deuxième coucheOn transfère les NW aligné sur un...
Auto assemblage – Résumé
Types de défauts!   Défauts permanents : !   Processus de fabrication : FETs fautifs , NWs brisés, problèmes de ...
Techniques pour tolérer les!   défauts Configuration autour des défauts !   Place...
Architectures! NanoPLA! Nanofabrics, CMOL et FPNI ( HP )!   NASIC! NanoCell!   QCA
NanoPLA!   Auteur : !   André DeHon!   Place : ! University of Pennsilvania!   Lien : ! htt...
Architecture NanoPLA• Décodeur d’adresses : • Code k-hot • Un code unique pour adresser chaque fil
Adressage statistique!   Ensemble de codes uniques réalises par assemblage statistique!   Hypothèses : !   Grande plag...
Logique avec des diodes•  Logique passive•  Non-restoring•  Points de croissement programmable et non- volatile
Plan OU programmable• Mais : –  La porte OR n’est pas universelle –  La logique avec des diodes est non-restoring à san...
Logique FET avec restoration à la PMOS• Usage des FETs pour obtenir la restoration du signal
Idéal vs. Stochastique restore
PLA basé sur nanofilsNOR-NOR = AND-OR PLA Logic
Tolérance aux défauts•  Toutes les composants (PLA, routage, mémoire) interchangeable;•  On choisi N parmi les M composant...
Pavage de nanoPLAs
Pavage de nanoPLAs
Routage Manhattan
Routage Manhattan
Flot de conception NanoPLABlif Sis Plamap Vpr Npr (p, r)
Densité de la logique
NanoPLA – une architecture de calcul complète!   Les portes NOR sont universelles!   Sélective signal inversi...
CMOL!   Auteurs : !   D. Strukov et K. Likharev!   Place : !   Stony Brook University!   Lien : !...
L’architecture CMOL Characteristics• 3D integration• Rotation du crossbar avec : •  = arcsin(Fnano/ FCMOS)
Mémoires CMOLD. Strukov et K. Likharev (2007)
Circuits logique reconfigurable D. Strukov et K. Likharev (2005)
Circuits logique séquentiels
Le flot de conception CMOL
Configuration autour des défauts!   TERAMAC projet du HP (1995)!   Construction d’une carte de défauts – BIST ou testeur C...
Circuit placé sur CMOL sans défauts
Circuit placé sur CMOL avec défauts
CMOL – Réseaux neuromorphiquesRéseaux neuromorphiques en CMOL• Somas en CMOS• nanofils comme dendrites et axones•...
CMOL –Réseauxneuromorphiques
NASIC!   Auteurs : !   C. A. Moritz et al.!   Place : ! University of Massachusetts!   Lien : ! h...
Architecture NASIC•  Architecture hiérarchique hybride•  Pas reconfigurable•  Storage temporaire sur le nanofil•  Combinai...
Redondances structurelles gnd evaluate ...
L’amélioration de la tolérance aux défauts gnd D ...
Codes correcteur d’erreurs r1 r1 r2 r2 r3 r3 a0 a0 b0 b0 c0 c0vdd Pull-up wire ...
Résultats pour NASIC I - Transistor Defects (10% Stuck-off, 90% Stuck-on) ...
Comparaison NanoPLA CMOL NASICComposant de base 2D crossbar ...
Conclusions!   Les systèmes nanoélectroniques fournissent des nombreux avantages par rapport au silicium classique, su...
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Nanotechnologie et architectures de calcul

Published on: Mar 3, 2016
Published in: Technology      
Source: www.slideshare.net


Transcripts - Nanotechnologie et architectures de calcul

  • 1. Nanotechnologie et architectures de calculCIPRIAN TEODOROVLab-STICC MOCS, CNRS UMR 3192
  • 2. Plan!   Domaine!   Composants connus!   Le système et sa fabrication!   Architectures!   Conclusions
  • 3. Nanoscience!   Concerne létude des phénomènes observés pour des objets dont la taille est de quelques nanomètres et dont les propriétés découlent spécifiquement de cette taille nanométrique.
  • 4. Étalonnage!   0,1 nanomètre : diamètre dun atome dhydrogène!   2,5 nanomètres : largeur dune molécule dADN!   45-90 nanomètres : circuits µélectroniques actuels!   800 nanomètres : globule rouge dun être humain!   1,7 milliard de nanomètres : taille moyenne dun être humain
  • 5. Nanotechnologie!   La conception, la caractérisation, la production et l’application de structures, dispositifs et systèmes par le contrôle de la forme et de la taille à une échelle nanométrique.
  • 6. Nanoélectronique!   Lutilisation des nanotechnologies dans la conception des composants électroniques, tels que les transistors.
  • 7. Applications de la nanotechnologie!   Matériaux : matériaux et outils de coupe plus résistants!   Médicine : diffusion des médicaments, cancer, robots microbivore!   Énergétique : cellules photovoltaïques!   Agriculture : champs intelligentes, nanocides!   Environnement : membranes pour filtrer les polluants ou le sel dans leau!   Défense : textiles légers qui se réparent deux-mêmes, remplacement du sang, systèmes de surveillance miniaturisés.!   Mécanique : nanorobots, nanoMEMS!   Électronique : nano-processeurs
  • 8. ContexteLa loi du Moore :• Le nombre des transistors per cm2 est inversement proportionnel au prix et il double chaque 18 mois.Les besoins de la société :• Des circuits plus puissants et moins chères qui consomme moins d’énergieL’état de l’art :• Des technologies émergentes (nanoélectronique, ordinateur quantique, etc.) vue comme une alternative pour remplacer le CMOS
  • 9. L’histoire de l’ordinateur Mainframe PC Mobile Ubiquitous
  • 10. Les limites du CMOSLes sources d’évolution du CMOS• réduction de tailles des transistors• réduction de la tension d’alimentation et de la tension de seuil• augmentation de la vitesse de fonctionnement• augmentation du nombre de dispositifs intégrés dans une puceProblèmes :• Températures élevés• Courants de fuites• Couplage capacitif• Influences électromagnétiques• Bruit sur les lignes d’alimentation• Phénomènes radiatifs (particules alpha, neutrons atmosphérique)
  • 11. Du CMOS vers le nanoEn 1947 : le premier transistor(Shockley, Brattain, Bardeen) gate source drain CMOS Nanotechnologie • Construction de haut vers bas • Construction de bas vers haut • Placement précise des composants • Assemblage stochastique • Structures régulières • Probabilité d’erreurs très élevée
  • 12. Composants passives (fils)Nanofils de Silicone (SiNW) – élevées avecdéposition de vapeurs de silane (SiH4) Nanotube de Carbone (CNT)
  • 13. Nanotubes de carbone•  les premiers produits industrielsissus des nanotechnologies•  types : •  mono feuillets •  multi feuillets Propriétés • conductivité - supérieure à celle du cuivre et 70 fois supérieure à celle du silicium. • mobilité - 100 000 cm2/V*s à 300 K • Propriété dabsorption de la lumière
  • 14. Nanofils de silicium
  • 15. Comment crée un nanofil (1)
  • 16. Comment crée un nanofil (2)
  • 17. Composants actives Diode à effet tunnel résonant Mémoires suspendues à CNT SiNW FETTransistor à un seul électron Interrupteur moléculaire
  • 18. Crossbar Macro composants Nanocell Cellule quantique
  • 19. Cellules quantiques
  • 20. Nanocell
  • 21. Crossbar
  • 22. Nanoimprint lithography
  • 23. Auto assemblage (1)
  • 24. Auto assemblage (2)!   Alignement fluidique de Longmuir-Blodgett
  • 25. Auto assemblage (3) On met la deuxième coucheOn transfère les NW aligné sur un substrat à l’angle droit
  • 26. Auto assemblage – Résumé
  • 27. Types de défauts!   Défauts permanents : !   Processus de fabrication : FETs fautifs , NWs brisés, problèmes de contact… !   Bruit externe : interférence électromagnétique ou décharge électrostatique!   Variations de fabrication : !   variation de dopage, variation de la longueur du canal.!   Fautes transitoires : !   Bruit interne : fréquences élevées, interférences, !   Bruit externe : α - particule, neutron ou proton.
  • 28. Techniques pour tolérer les!   défauts Configuration autour des défauts !   Placement et routage autour des défauts !   « Mortal switching »!   Masquage hiérarchique des défauts !   Redondances : !   Duplication des dispositifs actives et passives !   Nanofils interleaving !   Ajout des faibles pull-up ou pull-down !   Redondance triple modulaire !   Circuit correcteur d’erreur (ECC aux niveau de circuit)!   Techniques nonconventionelle ! Reseaux neuronalles !   Champs aléatoires de Markov
  • 29. Architectures! NanoPLA! Nanofabrics, CMOL et FPNI ( HP )!   NASIC! NanoCell!   QCA
  • 30. NanoPLA!   Auteur : !   André DeHon!   Place : ! University of Pennsilvania!   Lien : ! http://www.seas.upenn.edu/~andre/!   Référencés : !   André DeHon. Nanowire-Based Programmable Architectures. In ACM Journal on Emerging Technologies in Computing Systems, Volume 1, Number 2, Pages 109--162, July 2005. !   André DeHon. Design of Programmable Interconnect for Sublithographic Programmable Logic Arrays. In Proceedings of the International Symposium on Field Programmable Gate Arrays, pages 127--137,February, 2005.
  • 31. Architecture NanoPLA• Décodeur d’adresses : • Code k-hot • Un code unique pour adresser chaque fil
  • 32. Adressage statistique!   Ensemble de codes uniques réalises par assemblage statistique!   Hypothèses : !   Grande plage des codes (106 codes) !   Grand nombre de fils (1012) !   On choisi aléatoirement quelque fils (10 fils)!   La probabilité que les 10 sont unique? !   Très grande! (99.995%)
  • 33. Logique avec des diodes•  Logique passive•  Non-restoring•  Points de croissement programmable et non- volatile
  • 34. Plan OU programmable• Mais : –  La porte OR n’est pas universelle –  La logique avec des diodes est non-restoring à sans gain, on ne peut pas cascadé
  • 35. Logique FET avec restoration à la PMOS• Usage des FETs pour obtenir la restoration du signal
  • 36. Idéal vs. Stochastique restore
  • 37. PLA basé sur nanofilsNOR-NOR = AND-OR PLA Logic
  • 38. Tolérance aux défauts•  Toutes les composants (PLA, routage, mémoire) interchangeable;•  On choisi N parmi les M composants disponible•  Programmation locale autour les défauts
  • 39. Pavage de nanoPLAs
  • 40. Pavage de nanoPLAs
  • 41. Routage Manhattan
  • 42. Routage Manhattan
  • 43. Flot de conception NanoPLABlif Sis Plamap Vpr Npr (p, r)
  • 44. Densité de la logique
  • 45. NanoPLA – une architecture de calcul complète!   Les portes NOR sont universelles!   Sélective signal inversion!   Structure d’interconnéctions pour le routage arbitrairePeut calculer toutes les fonctions logique•  Possibilité d’intégration avec nano mémoires•  1000X plus dense que les PLA en CMOS à 22-nm
  • 46. CMOL!   Auteurs : !   D. Strukov et K. Likharev!   Place : !   Stony Brook University!   Lien : ! http://pavel.physics.sunysb.edu/~likharev/nano/!   Référencés : !   K. K. Likharev and D. B. Strukov, "Prospects for the Development of Digital CMOL Circuits", Proc. of NanoArch’07, pp. 109-116. !   D. B. Strukov and K. K. Likharev, "CMOL FPGA Circuits", in Proc. WorldComp’06/CDES’06, pp. 213-219.
  • 47. L’architecture CMOL Characteristics• 3D integration• Rotation du crossbar avec : •  = arcsin(Fnano/ FCMOS)
  • 48. Mémoires CMOLD. Strukov et K. Likharev (2007)
  • 49. Circuits logique reconfigurable D. Strukov et K. Likharev (2005)
  • 50. Circuits logique séquentiels
  • 51. Le flot de conception CMOL
  • 52. Configuration autour des défauts!   TERAMAC projet du HP (1995)!   Construction d’une carte de défauts – BIST ou testeur CMOS externe!   Placement et routage du circuit autour des défauts
  • 53. Circuit placé sur CMOL sans défauts
  • 54. Circuit placé sur CMOL avec défauts
  • 55. CMOL – Réseaux neuromorphiquesRéseaux neuromorphiques en CMOL• Somas en CMOS• nanofils comme dendrites et axones• interrupteur moléculaire comme synapses
  • 56. CMOL –Réseauxneuromorphiques
  • 57. NASIC!   Auteurs : !   C. A. Moritz et al.!   Place : ! University of Massachusetts!   Lien : ! http://www.ecs.umass.edu/ece/ssa/index.html!   Référencés : ! Pritish Narayanan, Michael Leuchtenburg, Teng Wang, Csaba Andras Moritz, CMOS Control Enabled Single-Type FET NASIC, Best Paper Award, IEEE Computer Society Annual Symposium on VLSI 2008 , 2008 [PDF][extended PDF] ! Teng Wang, Pritish Narayanan, Michael Leuchtenburg, Csaba Andras Moritz, NASICs: A Nanoscale Fabric for Nanoscale Microprocessors, IEEE International Nanoelectronics Conference (INEC) , 2008 [PDF]
  • 58. Architecture NASIC•  Architecture hiérarchique hybride•  Pas reconfigurable•  Storage temporaire sur le nanofil•  Combinaison de plusieurs types de logique•  Usage d’un seul type de FET
  • 59. Redondances structurelles gnd evaluate C : valeur ‘1’ (possible) A : valeur ‘0’ masque c « hard-to-mask ») par le plan OR) c predischarge evaluate a a b b bvdd o1 B o1 C gnd A preCharge B : masque par le plan AND du PLA suivant vdd
  • 60. L’amélioration de la tolérance aux défauts gnd D !   La réduction des zones « hard- predischargeevaluate to-mask » par : AND OR !   Le placement des NW devdd o 1 o 1 o 2 o 2 gnd sortie (a) !   L’ajout des faibles pull-ups/ vdd pull-downs : gnd D on < < offevaluate predischarge AND ORvdd gnd pull-down NW o1 o2 o1 o2 (b) vdd
  • 61. Codes correcteur d’erreurs r1 r1 r2 r2 r3 r3 a0 a0 b0 b0 c0 c0vdd Pull-up wire gnd !   Applique pour le plan neva peva AND du PLA. !   Utilisés en parallèle avec les techniques de ndispprevdd o1 o1 o2 o2 o3 o3 co co s s gnd redondance structurelle Next-stage Logic ppre vdd Original Original CMOS Stage 1 Stage n CMOSencoder decoder Redundant Redundant Stage 1 Stage n
  • 62. Résultats pour NASIC I - Transistor Defects (10% Stuck-off, 90% Stuck-on) 1 RAW 0.9 2-way 0.8Yield of WISP-0 EC3+2way 0.7 EC4+2way 0.6 0.5 2-way +TMR 0.4 0.3 0.2 0.1 0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09 0.1 0.11 0.12 0.13 0.14 Defect Rate Broken NWs 1 RAW 0.9 2-way 0.8 Yield of WISP-0 EC3+2way 0.7 EC4+2way 0.6 2-way +TMR 0.5 0.4 0.3 0.2 0.1 0 0.01 0.02 0.03 0.04 0.05 0.06 0.07 0.08 0.09 0.1 0.11 0.12 0.13 0.14 Defect Rate
  • 63. Comparaison NanoPLA CMOL NASICComposant de base 2D crossbar 3D crossbar 2D crossbarStructure Régulier Régulier HétérogèneDispositifs passives Nanofils Nanofils NanofilsDispositifs actives Diodes et FET Interrupteur latché FETRôle du nano Logique and logique OU and Logique and routage routage routageRôle du CMOS Adressage Inversion, gain, Interconnéction demultiplexeursTolérance aux défauts Reconfiguration Reconfiguration Masquage des défauts
  • 64. Conclusions!   Les systèmes nanoélectroniques fournissent des nombreux avantages par rapport au silicium classique, surtout une augmentation de la densité.!   En raison de leur très petite taille, les composants nanométrique présentent de nouveaux problèmes dans la fabrication et la tolérance aux défauts qui doivent être surmontés.!   doit être capable de sinterfacer avec des puces en silicium, au moins dans le court terme.

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